Nous recherchons un(e) ingénieur(e) expérimenté(e) pour prendre en charge la responsabilité technique de projets FPGA dans le domaine des télécommunications. Vous serez impliqué(e) dans des développements critiques liés aux chaînes de traitement modem (RX, TX), en interaction étroite avec les équipes de design, algorithmie et validation. Les projets concernent des architectures 4G existantes enrichies de fonctionnalités 5G NR, avec des exigences fortes en termes de débit, latence et synchronisation.
Vos responsabilités :
Définir l’architecture et les spécifications techniques des blocs ASIC/FPGA pour les chaînes Downlink (RX) et Uplink (TX)
Concevoir/adapter des environnements de test pour la partie RX (SystemC), et TX (UVM)
Participer à la rédaction des spécifications fonctionnelles et techniques en lien avec les experts design.
Implémenter des blocs de traitement du signal numérique (DSP) pour la modulation, le codage canal, la FFT/IFFT, la détection de préambule, la gestion de buffers et la synchronisation temporelle/fréquentielle.
Intégrer des protocoles de communication tels que JESD204, Ethernet, PCIe.
Utiliser les outils Cadence Xcelium pour la simulation ; outils de synthèse/DFT à définir (Cadence ou Synopsys).
Assurer l’intégration des blocs IP, la simulation RTL, la synthèse logique, le placement/routage et la validation sur cible.
Collaborer étroitement avec les équipes algorithmie et design pour garantir la cohérence fonctionnelle et temporelle des blocs.
Encadrer techniquement les développeurs juniors et participer aux revues de code et de design.
L'agence de rattachement de cette offre se situe à Paris.
L'agence de rattachement de cette offre se situe à Paris.
Diplôme d’ingénieur en électronique ou microélectronique.
5 à 10 ans d’expérience en conception ASIC/FPGA, avec une forte exposition aux environnements Télécom.
Maîtrise de VHDL, Verilog, SystemVerilog, SystemC/C++.
Expérience en développement de testbenches complexes, idéalement en méthodologie UVM.
Connaissance des architectures modem 4G/5G, des chaînes PHY et des contraintes temps réel.
Maîtrise des outils Cadence (Xcelium), Vivado, Quartus, ModelSim, Synplify.
Bonne compréhension des algorithmes de traitement du signal et de leur implémentation matérielle.
Capacité à travailler en synergie avec les équipes design, algo et validation.